AT versiunea de autobuz în sus compatibile, ceea ce înseamnă că carduri sunt proiectate pentru a lucra cu autobuzul XT va funcționa pe magistrala AT. Acest autobuz a fost produs de mai mulți ani, fără nici un standard de formală. În ultimii ani, un standard numit de autobuz mai formal ISA (Industry Standard Architecture) a fost creat cu extensia numită EISA (Extended ISA), un autobuz este de asemenea prezent ca un standard. Extensiile de autobuz EISA nu vor fi detaliate aici.
Acest fișier nu este destinat să fie o acoperire completă a standardului. Este în scop informativ, și este proiectat pentru a oferi designerilor și fani informații suficiente pentru a crea propria lor XT și carduri compatibile AT.
Structura fizică:
plăcile ISA pot fi fie de 8-biți sau 16 biți. carduri de 8 biți utilizează toate 98 de pini primele 62 de contacte și cărți de 16 biți utilizate numai. Despre carduri de 8 biți utiliza o parte din extensia 16-biți de contact pentru a obține mai multe întreruperi.
carduri de 8 biți:
(Pe hartă)
(Pe computerul)
carduri de 16-bit:
(Pe hartă)
(Pe computerul)
Semnal Descriere:
+5, -5, 12, -12
Blocuri de alimentare. nu -5 des întâlnit.
Frecvența de autobuz, 33% ciclu. Modificările de frecvență. 4,77 la 8 MHz tipic. 8.3 MHz este definit ca un maxim, dar multe sisteme permit aceste ceasuri trebuie să fie setat la 12 MHz și de mai sus.
confirmare DMA. Active DMA confirmare scăzută la 0 la 3 și 5 la 7 sunt semnale de confirmare corespunzătoare pentru DRQ 0-3, 5-7.
cerere DMA. Aceste semnale sunt cereri asincrone canal utilizat de dispozitive I O DMA / canal pentru a obține serviciul. DMA cerere canale 0-3 sunt date de 8 biți. DAM cerere canale 5-7 sunt de transfer de date de 16 biți. DMA cerere de canal 4 este destinat pentru uz intern de către placa de sistem. cereri DMA trebuie să aibă loc de mare la linia Dack corespunzătoare nu este activă. cereri DMA sunt deservite în următoarea ordine de prioritate:
Low peste DRQ 0, 1, 2, 3, 5, 6, 7 Low
I / O 16. Suma folosind 16 biți slave, atunci când sunt considerate anvelope. Cu I scăzut activ / O Selectați circuitul de 16 indică faptul că transmisia actuală este de 1 stare de așteptare, ciclu de 16-bit I / O. Deschideți colector.
I / O CH CK
verificare a canalului. Un semnal slab generează NMI. semnal NMI poate fi mascat pe PC-ul, extern procesorului (desigur). Bit 7 din portul 70 (HEX) (NMI întrerupe activa) bit 3 și portul 61 (HEX) (verificarea canal de confirmare) se fixează la zero atunci când accesul la NMI CPU. I / O canal de verificare un semnal de joasă activ, care indică faptul că există o eroare de paritate în dispozitivul de pe canalul I / O.
I / O CH RDY
Intrare / ieșire este un semnal slab activ, care instruiește unitatea de intrare / ieșire pentru a controla datele de pe magistrala de date, SD0-SD15.
I / O scriere este semnal slab activ, care instruiește dispozitivul de intrare / ieșire pentru citirea datelor de pe magistrala de date, SD0-SD15.
O cerere de întrerupere. IRQ2 are cea mai mare prioritate. 10-15 IRQ disponibil doar în mașini și au o prioritate mai mare decât IRQ 3-7. Cerere de întrerupere semnale că contul de serviciu punctul I / O. Ele sunt prioritizate în următoarea ordine: IRQ preferate 9 (2), 10,11,12,14,3,4,5,6,7
Activ scăzut cip de memorie Selectați 16 indică faptul că transferul de date curent este de 1 stare de așteptare, ciclu de memorie de date de 16 biți.
Citirea din memorie este un semnal activ scăzută care instruiește dispozitivul de memorie de a conduce date pe date de autobuz SD0-SD15. Acest semnal este activ pe toate ciclurile de citire a memoriei.
Înregistrarea în memorie un semnal activ la nivel scăzut, care instruiește dispozitivul de memorie pentru a stoca datele prezente pe date de autobuz SD0-SD15. Acest semnal este activ în toate ciclurile de scriere în memorie.
Nici un stat să aștepte. Folosit pentru a reduce numărul de stări de așteptare sunt gata cronometru este generat în mod implicit. Acest lucru conduce la autobuz la ciclu la sfârșitul rapid, după cum se introduce starea de așteptare. Cele mai multe sisteme vor ignora nows dacă CHRDY activ (scăzut). Cu toate acestea, aceasta poate provoca probleme cu unele controlere de autobuz, și ambele nu ar trebui să fie active în același semnal de timp.
Oscilatorul, 14.31818 MHz, 50% ciclu de lucru. schimbare de frecvență. Acesta a fost inițial împărțită în trei procesor de 4,77 MHz pentru a oferi ore de calculatoare timpurii, și împărțit la 12 pentru a obține 1,19 MHz ceasul de sistem. Unele link-uri plasate semnalul pentru ca nivelul de 1 MHz (probabil o referire la ceasul de sistem), dar cele mai multe sisteme moderne folosesc 14.318 MHz.
Această frecvență (14.318 MHz), de patru ori mai mare ColorBurst de televiziune de frecvență. timpul de actualizare pe mai multe PC-uri «S se bazează pe OSC / 18 sau aproximativ un ciclu de refresh la fiecare 15 microsecunde. Multe placi de baza moderne permit această rată să fie modificată, care eliberează unele cicluri de autobuz pentru a utiliza software-ul, dar, de asemenea, poate duce la erori de memorie Dacă memoria nu poate face față cu o rată de reîmprospătare lent.
Actualizare. Este generat atunci când logica de actualizare este maestru de autobuz. Acest semnal slab activ utilizat pentru a indica un ciclu de reîmprospătare de memorie este în proces. dispozitiv acționează ca un ISA Bus Master se poate utiliza, de asemenea, acest semnal pentru a începe ciclul de reîmprospătare.
Acest semnal merge scăzut atunci când aparatul este pornit. Conducerea ea scăzută va provoca o resetare a sistemului. Acest semnal merge de mare pentru a reseta sistemul la putere în sus, o tensiune de linie sau hardware resetare scăzută.
Sistemul de legături de date sau linii de date standard. Ei trei state și bidirecțional. Pe cele mai multe sisteme, date de link-uri float de mare atunci când nu este condus. Aceste linii 16 prevăd transferul de date între procesor, memorie și dispozitive de intrare / ieșire.
Count terminale. Acesta informează CPU că ultima DMA operațiune de transfer de date este finalizată. Terminalul oferă un număr de impulsuri când este atins numărul terminalului pentru orice canal DMA.
8 biți de memorie sau I diagramă timpul de transfer / O (4 stări de așteptare prezentate)
Notă: W1-W4 indică cicluri standby.
Șirul de comandă, apoi este tras scăzută (ORC sau IOWC pentru intrare / ieșire a comenzilor, SMRDSC sau SMWTC pentru memorie citi și scrie comenzi, respectiv). Pentru operațiunile de scriere, datele rămân pe autobuz SD până la sfârșitul unui ciclu de transmisie. Pentru operații de citire, datele trebuie să fie valabile pe frontul descrescător al ultimului ciclu.
Nows prelevate la mijlocul fiecărei perioade de somn. În cazul în care acest lucru este atât de scăzut, ciclul de transmitere este finalizat fără alte state aștepte. CHRDY selectat în timpul primului ciclu de jumătate. În cazul în care acest lucru este atât de scăzut încât alte cicluri așteaptă să fie introduse.
Valoarea implicită pentru 8 biți transferuri de patru aștepta state. Unele calculatoare permit numărul implicit de state care așteaptă să fie schimbat.
16 biți de memorie sau de intrare / ieșire care transmite un circuit de sincronizare (1 prezintă o stare de așteptare)
Un asterisc (*) reprezintă punctul în care este eșantionat semnalul.
[2] AEN rămâne scăzută în timpul întregului ciclu de transfer, ceea ce indică faptul că are loc un transfer normal (non-DMA).
Pentru operații de citire, datele de probă pe frontul crescător al ultimului ciclu de ceas. Pentru operațiunile de înregistrare, apar date valabile pe autobuz până la sfârșitul ciclului, așa cum se arată în diagrama de sincronizare. În timp ce diagrama de sincronizare indică faptul că datele ar trebui să fie selectate pe ceas în creștere, în cele mai multe sisteme, aceasta va rămâne în vigoare pe tot parcursul cursei.
În mod implicit, transferurile de 16 biți este o stare de 1 așteptați. Acesta poate fi mai scurtă sau mai lungă, în același mod ca și transferuri de 8 biți și de nows CHRDY. Multe sisteme permit doar dispozitiv de memorie de 16 biți (mai degrabă decât dispozitivul I / O) Transferul de informații prin 0 state așteptare (nows nu are nici un efect asupra ciclurilor de 16-bit I / O).
Scăderea sau creșterea ciclului de autobuz:
Un asterisc (*) reprezintă punctul în care este eșantionat semnalul.
W = ciclu de așteptare
carduri SoundBlaster sunt porturile utilizate în mod obișnuit de intrare / ieșire 220-22F.
carduri de colectare a datelor sunt adesea folosite 300-31F.
DMA citire și scriere
Magistrala ISA utilizează două controler de DMA (VTS) în cascadă împreună. Rab DMAC DMAC este conectat la master prin canalul DMA 4 (DMAC canalul 0 pe master). Prin urmare, sclavul primește de control al comandantului de autobuz prin intermediul DMAC. Bus ISA, DMAC este programat să utilizeze o prioritate fixă (Canalul 0 are întotdeauna cea mai mare prioritate), ceea ce înseamnă că respectivul canal de sclav 0-4 din cea mai mare prioritate (deoarece acestea sunt conectate la canalul principal 0), și apoi 5-7 canale ( care canalul 1-3 acasă).
DMAC pot fi programate pentru a citi transferuri (datele sunt citite din memorie și scrise dispozitivul I / O), înregistrarea transmisiei (datele sunt citite din dispozitivul de intrare / ieșire și scrise în memorie) sau verificați transferuri (fie pentru citire sau înregistrare - a fost folosit pentru DMA CH0 DRAM refresh la începutul anilor bucăți.)
Slave DMA Controler
DMA CH0 Count Transfer
Acesta conține mai puțin semnificativi 16 biți ai sumei de transfer înregistrate sub formă de doi octeți consecutivi.
DMA CH1 Count Transfer
DMA CH2 Count Transfer
DMA CH3 Count Transfer
Cererea DRQn Software
- Biți 0-1: Selectați canalul (CH0-3)
- Bit 2: bit cerere (0 = resetare, set = 1)
DMA registru masca
- Biți 0-1: Selectați canalul (CH0-3)
- Bit 2: bit Mask (0 = reset, set = 1)
Clear bytes pointer DMA
Scrierea acestui indicator cauze DMAC curat este utilizat pentru a urmări transferul de date de 16 biți la și de la DMAC la secvența hi / scăzut octet.
Cererea DRQn Software
- Biți 0-1: Selectați canalul (CH4-7)
- Bit 2: bit cerere (0 = resetare, set = 1)
DMA registru masca
- Biți 0-1: Selectați canalul (CH4-7)
- Bit 2: bit Mask (0 = reset, set = 1)
Clear bytes pointer DMA
Scrierea acestui indicator cauze DMAC curat este utilizat pentru a urmări transferul de date de 16 biți la și de la DMAC la secvența hi / scăzut octet.
Transfer Mode Single
DMAC este programat pentru transmisie. DMA solicită dispozitivul de transmisie de conducere linia DRQ corespunzătoare de mare. DMAC răspunde prin afirmarea, AEN și confirmă solicitarea DMA printr-o linie corespunzătoare de AIBN. I / O și memorie comenzile de linie sunt, de asemenea, revendicate. Când dispozitivul DMA vede semnalul DAK, scade linia DRQ.
Modul de transfer bloc
Notă: Unitatea trimiterea trebuie utilizat cu precauție. Magistrala nu poate fi utilizat în alte scopuri (de exemplu, actualizarea RAM), și este un mod de transferuri bloc.
Modul de transfer a cererii
DMAC este programat pentru transmisie. Aparate de a încerca rezultate de transfer DMA într-o linie corespunzătoare DRQ ridicată. Placa de baza este responsabil AEN de conducere de înaltă și joasă AKD. Acest lucru înseamnă că dispozitivul este acum DMA autobuz. Spre deosebire de unitatea audio și de transmisie, unitatea de DMA nu intră DRQ ca răspuns la DAC. dispozitiv DMA transmite datele în același mod ca și pentru unitatea de transmisie. DMA va continua să genereze cicluri DMA până când dispozitivul I / O afirmă DRQ. Când dispozitivul de intrare / ieșire nu poate continua transferul (în cazul în care nu mai avea date este gata de a transfera, de exemplu), acesta scade DRQ și CPU din nou controlul asupra autobuzului. Controlul este returnat DMAC prin reafirmarea DRQ. Acest lucru continuă până când a fost atins numărul terminalului, iar semnalul TC informează procesorul că transferul a fost finalizat.
Întrerupe la magistrala ISA
IRQ0, 1,2,8, și 13 nu sunt pe magistrala ISA.
IBM PC XT și a avut doar un singur controler de întreruperi 8259. AT și mașini de mai târziu au un al doilea controler de întrerupere, și ambele sunt folosite în Master / Slave combinație. IRQ2 IRQ9 același cod PIN pe majoritatea sistemelor ISA. Întreruperile pe majoritatea sistemelor pot fi fie margine sau un semnal de nivel. În mod implicit, în mod tipic, cu margine declanșat și un înalt activ (scăzut la tranziție ridicată). nivelul de întrerupere să fie furnizate la prima întrerupere nu recunosc ciclul (două întrerupe ciclul de autobuz recunosc generate ca răspuns la cererea de întrerupere).
aspectele legate de software de întreruperi și a omis în mod intenționat intrerup stivuitoare din acest document, din cauza multe diferențe în sintaxa instrumentelor software și faptul că documentația relevantă a acestei teme este furnizat de obicei cu dezvoltarea de software.
Bus Mastering:
dispozitiv ISA poate prelua controlul de autobuz, dar trebuie să fie făcută cu precauție. Nu există mecanisme implicate de securitate, și așa duce cu ușurință la prăbușirea erorilor întregului sistem atunci când preia controlul asupra autobuzului. De exemplu, cele mai multe sisteme necesită cicluri de autobuz pentru DRAM Refresh. În cazul în care comandantul magistrala ISA nu cedeze controlul autobuzului, sau de a genera propriile sale DRAM cicluri de refresh la fiecare 15 microsecunde, memorie pot fi corupte. Adaptor ISA poate genera cicluri de reîmprospătare fără a renunța la controlul de autobuz, spunând actualizare. MDRC pot fi apoi monitorizate pentru a determina momentul în care se termină ciclul de actualizare.
Pentru a prelua controlul de autobuz, dispozitivul susține prima linie de DRQ. DMAC trimite o cerere către cala procesorului, iar când primește DMAC țineți recunosc că susține rândul corespunzător AIBN linia DRQ corespunzătoare a afirmat. Acum Bus dispozitiv master. AEN este aprobat, astfel încât în cazul în care un dispozitiv dorește să acceseze dispozitive I / O, trebuie să afirme MASTER16 de presă AEN. controlul de autobuz este returnat la placa de sistem, ardere DRQ.
Surse: Pagina Mark Sokos ISA
Surse: «ISA Arhitectura sistemului, de-a treia ediție a“ Tom Shanley si Don Anderson, ISBN 0-201-40996-8
Surse: «arhitectura de sistem EISA 2nd Edition“ Tom Shanley si Don Anderson, ISBN 0-201-40995-X
Surse: „microcircuite Autobuze» R. M. Kram ISBN 0-12-196155-9
Surse: HelpPC v2.10 utilitate rapid, David Jurgens
Surse: 80486 ZIDA Plăci de bază de utilizare „Ghid, Opti 486, 82C495sx
Notă: Direcția în ceea ce privește placa de baza ISA-carduri.
Notă: B8 a fost / CARD SLCDTD pe XT. Cardul este selectat, activați cardul în fanta XT J8